돌머리 대학원생의 회로 공부

오픈소스로 신기한 코드가 올라왔습니다.https://github.com/cyberflex/MixFighter Mixfighter라는 건데아날로그 회로 Spice 툴인 Ngspice와 디지털 Icarus Verilog를 통합하여 왔다갔다 할 수 있도록 하는 구조였습니다.좋은건 C, C++환경에서 통제한다는 점이고각자 이벤트가 발생할때마다 bridge라는 코드를 통해서 왔다갔다 합니다. 사용하기 위해서는 당연히 Ngspice와 IVerilog 등 몇 가지 툴들이 있어야하고요이는 하단의 사진으로 대체하겠습니다. 파일 구조를 보니 4개의 Shell이 있고요, 예시로 Ideal 8Bit SAR ADC 코드도 있습니다. 돌려보니 확실히 잘 작동을 합니다.Opensource로 Verilog와 spice를 서로 연동한..

전 장에서 스위치들을 공부했습니다.스위치를 이용한 응용 분야인 Sample and Hold(S/H) 회로에 대해 다뤄보고자 합니다.Sample and Hold는 Data Converter에서도 많이 사용되는데,Data Converter에 사용하면 미세한 지연 시간 차이로 인해 발생하는 오차를 줄일 수 있습니다.그러면 가장 단순한 구조의 Track and Hold라 불리는 회로부터 분석해봅시다.상단의 회로에서 스위치는 FET 하나로 구성되어 있습니다.스위치의 입력으로 좁은(strobe) Pulse가 인가되면 스위치가 켜지면서 입력 신호가 Capacitor에 저장됩니다.연산증폭기는 Unity gain Buffer처럼 작동하며 출력단 Load와 Capacitor를 구분짓게 합니다. 이러한 회로들의 경우 Cl..

전 장을 통해서 Current Reference(기준 전류)에서 생성된 전류를 복사하여 바이어스로 사용한다는 것을 배웠습니다.그러면 그 기준 전류는 어떻게 만들까요?가장 쉬운 방식은 저항을 사용하는 방법이지만 이는 VDD에 매우 민감합니다.기준 전류는 이러한 PVT 요건에 덜 민감해야 하며 그러기 위해 스스로를 BIAS 해야합니다.다음 그림은 $I_{out}$ 를 $I_{REF}$가 부트스트랩핑되어 복제하고 있습니다.이 구조는 Channel Length Modulation을 무시하는 경우 $I_{OUT} = KI_{REF}$ 를 만족합니다.위 구조에서 전류를 특정 값으로 정의하기 위해 저항 $R_S$를 달아줍니다.이때의 $I_{out}$을 구해보겠습니다.$$ I_{out} = \frac{2}{\mu_n ..

전 장에서 FET은 입력 전압에 따라 턴온 저항이 변하는 특성이 있으며,이로인해 Switch로 쓰게 되면 왜곡이 발생된다고 말씀드렸습니다.이 문제를 스위치의 턴온 저항 변동을 최소화하는 회로 기술인 Bootstrapping을 사용해 해결할 수 있습니다.Complementary Switch 또한 턴온 저항 변동을 줄일 수 있었습니다.하지만 두가지 문제가 존재합니다.먼저 inversion layer charge가 스위치가 꺼지면서 Capacitor에 오차를 더해버립니다.또한 스위치의 범위를 넓게 만들면 drain junction capacitance가 Capacitor에 Non-linearity를 부여하며 왜곡을 일으킵니다.그렇기에 약 6비트 이상의 선형성이 필요할 때에는 부적합합니다.상단의 그림은 Boot..

MOSFET을 이용해 스위치를 만들기는 매우 쉽습니다.그저 MOSFET 하나로도 스위치가 되기도 하지요.하지만 아날로그 스위치의 경우 FET이 입력 전압에 따라 on-resistance가 변하는 특성이 있어 왜곡이 생깁니다.이를 알기 위해 Switched Capacitor 회로를 한번 보겠습니다.(a)는 Vin이 0인경우, (b)는 Vin이 1인 경우입니다.자세한 수식은 일단 넘어가고 위 사진을 통해 두가지 사실을 알 수 있습니다.1. MOS Switch는 Source, Drain의 역할을 바꿔 줌으로 전류를 양방향으로 흐르게 할 수 있음.2. 다음 그림처럼, 스위치가 켜지면 $V_{out}$은 $V_{in}$ 의 값을 따라가며, 스위치가 꺼지면 $V_{out}$ 은 일정한 전압으로 고정시킴하지만 단일 ..

Noise shaping(NS) SAR ADC는 SAR와 DSM의 Hybrid 형태로 고안되었습니다.Power, Area, SNDR 등 다양한 지표에서 유리하여 핫한 ADC 구조입니다.그러면 SAR ADC와 어떠한 점이 다른지부터 회로도를 통해 확인해보도록 하겠습니다.위 그림은 매우 간단하고 기본적인 10Bit SAR ADC입니다.구조를 보면 Switch(Sample & Hold), DAC, Comparator, SAR Logic으로 구성되어 있으며,입력 신호를 샘플링한 뒤 축차적으로 한 비트씩 비교하고 결정해가며 디지털 값을 생성하는 구조입니다.반면, NS-SAR ADC에서는 기존 SAR 구조에 EF(Error Feedback) Filter와 CIFF(Cascaded-IntegratorFeed-Forw..

나중에 천천히..

전 장에서 Single Slope ADC의 큰 문제로 정확도가 적분기의 R, C 값에 비례하기에, 공정 오차에 크게 의존한다는 점을 언급했습니다. 이러한 Sensitivity를 줄이는 방법으로 Dual Slope ADC가 등장했습니다.다음 그림은 Dual Slope ADC의 구조 그림입니다.Single Slope ADC일때는 Ramp 신호가 간단히 직선으로 증가하는 것을 알 수 있었습니다.하지만 Dual Slope ADC는 입력 신호를 넘어가는 순간부터 적분기의 Capacitor에 충전된 전하를 방전시킵니다.덕분에 Ramp 신호를 만들면서 발생한 R, C 오차가 방전 과정에서 상쇄됩니다.이를 토대로 $ T_{\text{rise}} \cdot V_{\text{in}} = T_{\text{fall}} \cd..

가장 잘 알려진 SAR ADC, Delta Sigma ADC 외에도 적분형 ADC 구조로 시작해보도록 하겠습니다.먼저 간단하고 널리 알려진 Single Slope ADC를 설명해보겠습니다.위 구조를 보면 손쉽게 이해가 될 수 있습니다.먼저 입력을 Sampling 및 Holding하고, 이를 Reference 쪽에서 들어오는 Ramp 신호와 비교합니다.Ramp 신호가 들어옴과 동시에 Counter가 작동하며 입력 신호와 Ramp 신호가 같아지는 순간 Counter가 멈춥니다.정지한 Counter 수를 비교하여 Bit로 변환합니다.보다 싶이 간단한 구조로 High resolution을 달성할 수 있습니다.하지만 생각해보면, Ramp가 전압에 도달할 때까지 Counter가 작동한다는 것은 ADC가 느리다는 것..