#2 Multi Slope ADC

전 장에서 Single Slope ADC의 큰 문제로
정확도가 적분기의 R, C 값에 비례하기에, 공정 오차에 크게 의존한다는 점을 언급했습니다.
이러한 Sensitivity를 줄이는 방법으로 Dual Slope ADC가 등장했습니다.

다음 그림은 Dual Slope ADC의 구조 그림입니다.

Single Slope ADC일때는 Ramp 신호가 간단히 직선으로 증가하는 것을 알 수 있었습니다.
하지만 Dual Slope ADC는 입력 신호를 넘어가는 순간부터 적분기의 Capacitor에 충전된 전하를 방전시킵니다.
덕분에 Ramp 신호를 만들면서 발생한 R, C 오차가 방전 과정에서 상쇄됩니다.

이를 토대로 $ T_{\text{rise}} \cdot V_{\text{in}} = T_{\text{fall}} \cdot V_{\text{ref}} $가 성립한다는 것을 알 수 있으며, 
이 비율을 기반으로 데이터를 얻어낼 수 있습니다.

다음 그림은 아날로그 디바이스의 Dual Slope ADC이며 이처럼 외부 전압을 생성하여 줄 수 있습니다.

이러한 Dual Slope ADC에도 분명한 문제점이 존재합니다.
이전 Single Slope ADC의 문제점중 하나가 느린 속도였습니다.
Dual Slope ADC는 Counter가 Single Slope의 2배로 사용되기에 훨씬 느린 것을 알 수 있습니다.
예를 들어 16Bit 해상도를 얻기 위해 131,072 Clock 요구됩니다.

이처럼 변환 시간과 해상도 간의 확실한 Trade off가 존재하는 구조입니다.

 

이를 조금이나마 완화해 주는 구조가 Multi slope ADC입니다.
처음에는 Dual Slope ADC처럼 상위 Bit를 적분 후 역 적분합니다.
이후 남은 Reisdue를 증폭하고 다시 적분 및 역적분을 함으로써 Slope를 계속 만들 수 있습니다.

이를 통해 해상도를 유지하면서도 전체 변환 시간을 줄일 수 있습니다.