#2 MOS Mismatch & Offset Cancellation

일반적으로 회로를 설계하고 시뮬레이션을 돌릴 때, 회로가 완벽한 대칭 구조라고 가정합니다.
하지만 동일한 소자더라도 공정에 따라 오차가 발생합니다.
이를 Mismatch(부정합)이라고 합니다.

Capacitor에서 일어나는 Mismatch는 약 0.1%정도로 규정하고 있으며
MOSFET 역시 부정합으로 인해 선폭의 오차가 발생하게 됩니다.

라자비 집적 14.23

이는 단위 트랜지스터 수를 증가시킴으로 $\mu C_{ox}$, $V_{TH}$의 Averaging이 커져 줄일 수 있습니다.

 

이러한 MOSFET의 문턱전압 부정합은 DC Offset을 발생시킵니다.
Offset이 증폭기를 통과하게 될 경우 비선형 영역을 건드릴 수 있기에 보정이 필요합니다.

이외에도 Even order Distortion이 발생하는데,
본래 Fully Differential 구조에서는 Even order Distortion이 상쇄되어야 하는데 출력에 잔류하게 되면서
시스템의 SFDR 성능을 저하시킵니다.

 

다행히도 발생된 Offset을 소거하는 기법들은 많이 나와있습니다.

라자비 집적 14.31

가장 간단한 방법은 입력 신호가 들어오지 않을 때, 공통 모드 전압으로 단락시키면 됩니다.
출력에 Capacitor가 있는데 결과를 저장하고 오프셋을 측정하는 것입니다.

위 구조는 $A_v$가 크면 포화될 수 있기 때문에
그때는 하단 구조를 사용하여 부궤환 루프를 만듭니다.

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이 구조들은 캐패시터를 충전 및 방전시키는 구조였습니다.
하지만 캐패시터의 기생 성분은 Phase margin을 악화시키고, 속도도 제한합니다.
이를 해결하기 위해 보조 증폭기를 활용할 수 있습니다.

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$G_{m2}$ 증폭기가 Cap 간 전압 차이를 증폭해줍니다.
$V_{out} = [G_{m1}V_{OS1}-G_{m2}(V_{out}-V_{OS2})]R$로 쓸 수 있으며
주 증폭기에서 발생한 오프셋은 $G_{m2}R$ 로 나눈 값으로
보조 증폭기에서 발생한 오프셋은  $G_{m1}R$로 나눈 값으로 줄어듭니다.