#1 Flicker Noise & Chopping

Chopping은 Flicker Noise(1/f Noise)를 해결하는 전통적인 방법입니다.

먼저 Flicker Noise가 뭔지 설명하자면
MOSFET은 Gate Oxide 그리고 실리콘 기판 사이에서 Dangling 결합이 일어납니다.

라자비 집적 7.25

문제는 전하가 이동하다가 붙잡혀버리고, 나중에 방출되는 현상이 생깁니다.
이유는 자세히 밝혀진건 없고 몇 가지 이론만 존재합니다.
각 이론에 맞게 전력 밀도 수식을 써보겠습니다.

 

1. Surface Potential이 변하면서 채널 내 캐리어 수가 무작위로 바뀌기 때문
$$S_{vf}(f) = \frac{K_1}{C_{ox}^{\prime 2}} \frac{1}{WL} \frac{1}{f^c}$$

2. 격자(Lattice)가 변하면서 이동도(mobility)가 변하기 때문
$$S_{vf}(f) = \frac{K(V_{GS})}{C_{ox}'} \frac{1}{WL} \frac{1}{f}$$

 

종합하여 요약하자면, 공정에 따른 상수 K에 비례하며
산화막 캐패시턴스 $C_{ox}$, MOSFET의 W/L, 주파수에 반비례함을 의미합니다.
즉, 주파수가 낮을수록 영향이 커지는데, 하단의 사진과 같이 코너 주파수를 기점으로 급증합니다.

치비디스 MOSFET 8.33

 

다시 ADC로 돌아가보도록 하겠습니다.
CMOS 공정의 ADC들은 저주파에서 Flicker Noise의 영향을 받을 수밖에 없습니다.
가장 간단한 방법으로는 소자 크기를 키워 Flicker Noise의 영향을 줄이면 됩니다.

예를들어 OTA의 입력단에서 Flicker Noise가 발생한다면,
입력단의 소자 크기를 키우면 해결됩니다.

물론 문제가 더 큽니다.
스펙트럼 밀도를 20dB 줄이기 위해서, 면적은 100배가 증가해야 합니다.
증가한 것과 동일한 비율로 기생 캐패시턴스도 증가합니다.
적분기에서는 극점이 생기며 극점으로 인해 Phase Margin도 악화됩니다.
그러다보니 전력도 증가하게 됩니다.

 

 

소자 크기를 키우는 방법외에도 Chopping이라는 방법이 있습니다.
루프 필터의 첫번째 적분기를 Chopping 함으로써,
플리커 노이즈를 신호 대역폭 밖으로 변조(Modulate) 할 수 있습니다.

하단의 쵸핑 증폭기 사진을 통해 이해해봅시다.

CHRISTIAN C.ENZ, Circuit Techniques for Reducing the Effects of OP Amp Imperfection, Fig 9

1. 먼저 입력 신호와 m1 신호를 곱합니다.
이렇게 되면 DC 부근의 원 신호가 Chopping 대역으로 이동합니다.

2. 신호를 증폭기에 통과시킵니다.
이때 증폭기의 Flicker Noise, Offset  등과 신호가 합쳐집니다.

3. 증폭기를 통과한 신호에 m1과 동일한 m2 신호를 곱해줍니다.
다시 원래의 주파수로 복원됩니다.

 

Chopping을 마치니 원 신호 또한 복원되었고,
추가로 노이즈들만 고주파 대역폭으로 전부 이동해버린 것을 알 수 있습니다.
하단은 쵸핑을 포함한 증폭기 예시입니다.

CHRISTIAN C.ENZ, Circuit Techniques for Reducing the Effects of OP Amp Imperfection, Fig 15

입력과 출력에 스위치를 배치 후 극성을 $\Phi$에 맞게 뒤집어 주고 있습니다.
이를 통해 $\Phi$를 곱셈됩니다.
여기서 $\Phi$를 Chopping Frequency,  $f_c$ 라 합니다.

 

하지만, Chopping을 잘못 사용하게 될 경우 문제가 생깁니다.
Noise Shaping ADC에서 고주파 영역으로 밀어버린 Noise들까지 복원되버린다는 것이지요.

Sujith Billa, Analysis and Design of CT-DS Converters Incorporating Chopping, Fig 2

상단의 그림은  OTA-RC 적분기입니다.
CT-DSM의 입력 적분기는 보통 2단 Feedforward 보상 구조의 OTA를 사용합니다.
보통 첫번째 Stage의 입력단에서 Flicker Noise가 크게 발생하기에 Chopper을 걸게 됩니다.

하지만 이로 인해 $c_1$ , $c_2$ 라는 기생 캐패시턴스가 생겨나게 됩니다.
c1의 경우 피드백 루프로 인해 가상 접지되어있는 상태입니다.
하지만 $c_2$에는 특정 전압이 걸리는 문제가 발생합니다.

쵸핑 주파수에서 $c_2$ 양단의 극성이 순식간에 뒤집히며 많은 전하가 이동됩니다.
이 에러 전류들은 적분 Capacitor C로 이동합니다.
이로 인해 쵸핑이 일어날 때마다 곧 $2f_c$ 주기로 에러가 더해지며 Aliasing이 발생합니다.
그렇기 때문에 하단 그래프처럼 $f_c$가 Sampling 주파수보다 작을수록 SNDR이 증가합니다.

Sujith Billa, Analysis and Design of CT-DS Converters Incorporating Chopping, Fig 8

 

쵸핑으로 발생하는 Aliasing은 FIR DAC를 이용하여 막을 수 있습니다.
구조와 원리는 사진으로 대체하겠습니다.

Sujith Billa, Analysis and Design of CT-DS Converters Incorporating Chopping, Fig 10