#3 DAC Mismatch & DWA, MES

DAC(Digital-Analog Converter)는 일반적으로 저항 혹은 Capacitor들로 구성되어 있습니다.
이들의 크기 비에 따라 분배되어 아날로그로 변환하지요.
하지만 앞서 말했듯 공정에서 각 소자 별 크기의 오차로 Mismatch가 발생하게 됩니다.

이를 줄이기 위한 가장 간단한 방법은 소자 크기를 키우는 것입니다.
대략적으로 크기가 4배 증가하면 각 소자의 표준 편차가 2배 줄어든다고 합니다.
물론 이것은 원하는 설계 방향성이 아닙니다.

 

가장 일반적으로 사용되는 방법은 Digital Calibration 방식입니다.
Calibration은 나중에 Calibration만 따로 다뤄보도록 하겠습니다.

반면 DAC의 부정합으로 생기는 Error를 Shaping 하는 방법도 존재합니다.
Dynamic Elemental Matching(DEM)이라고 해서 같은 소자를 매번 사용하는 것이 아니라
평균적으로 사용해서 이 오차를 고주파 대역으로 밀려나게 하는 방식입니다.
하단의 그림을 보면 DAC 앞에서 어떤 소자를 쓸 지 선택하는 것을 볼 수 있습니다.

Rex T. Baird, Linearity Enhancement of Multibit AY, A/D and D/A Converters Using Data Weighted Averaging, Fig 1

 

이 DEM 알고리즘 중 가장 유명한건 Data Weighted Averaging(DWA) 기법인데
간단하게 소자들을 회전하면서 선택하는 방식으로 first order mismatch shaping 합니다.

DWA는 하지만 결국은 계속 순환하는 구조를 띄고 있으며
이로 인해 하모닉 성분이 발생합니다.
그래서 하단 회로처럼 #1장에서 사용된 Chopper 회로를 DWA 뒷 단에 달기도 합니다.

Han Zhao, A Fully Dynamic Noise-Shaping SAR ADC Achieving 120dB SNDR and 189dB FoMS in 1kHz BW, Figure 1

DWA 알고리즘보다 더 무작위성을 강하게 만들 수록 Shaping 성능은 좋아집니다.
하지만 당연히 그럴 수록 디지털 로직이 복잡해집니다.

또 다른 단점으로는 Bit 수가 늘어날 수록 기하급수적으로 Digital 단이 커집니다.
상단 그림의 회로도 그래서 MSB 3 Bit만 DWA를 사용하고 뒷단에는 MES를 사용했습니다.

 

Mismatch Error Shaping(MES)는 아날로그 방식으로 Error Shaping 하는 방식입니다.

Yun-Shiang Shu, An Oversampling SAR ADC With DAC Mismatch Error Shaping Achieving 105 dB SFDR and 101 dB SNDR Over 1 kHz BW in 55 nm CMOS, Fig 5

위 회로에서 좌측에 있는 구조는 일반적인 SAR ADC 구조이며
우측에 있는 구조는 MES를 도입한 SAR ADC입니다.

LSB 커패시터 Array의 리셋을 의도적으로 지연시키고 다음 사이클로 넘기고 있습니다.
그렇기에 이전에 발생한 DAC Mismatch가 그대로 담겨있으며 이 상태로 샘플링을 진행하면
자연스럽게 이전 사이클의 에러가 차감됩니다.

DWA와 비교했을때 구현이 간단하지만 입력 범위가 줄어든다는 문제가 발생합니다.
그래서 DWA와 MES를 같이 쓰는 Hybrid 구조가 자주 나오고 있습니다.